報告材料主要是向上級匯報工作,其表達方式以敘述、說明為主,在語言運用上要突出陳述性,把事情交代清楚,充分顯示內容的真實和材料的客觀。那么報告應該怎么制定才合適呢？下面我就給大家講一講優秀的報告文章怎么寫，我們一起來了解一下吧。
EDA實驗報告全加器 EDA實驗報告向量乘法器篇一
----移位相加8位硬件乘法器電路計
ou 1
移位相加硬件乘法器設計
一．實驗目的
1、學習移位相加8 位硬件乘法器電路設計；
2、學習應用eda 技術進行項目設計的能力
二．實驗原理
該乘法器是由8位加法器構成的以時序方式設計的8位乘法器。其乘法原理是：乘法通過逐項移位相加原理來實現，從被乘數的最低位開始，若
為1，則乘數左移后與上一次的和相加；若為0，左移后以全零相加，直至被乘數的最高位。
實驗箱內部結構圖
：
三．實驗設備
1.安裝quartus ii 軟件的pc一臺；
2.實驗箱一個 四．實驗步驟
1.輸入下列vhdl程序：
2.編譯程序，并連接實驗箱并下載 3.在實驗箱上按下列要求進行設置：
①選擇模式1 ②clkk控制移位相加速度，接clock0=4hz ③a[7..0]、b[7..0]輸入數據 顯示于此4個數碼管上
④dout[15..0]接數碼管8/7/6/5，顯示16位乘積：pio31—pio16 ⑤接鍵8（pio49）：高電平清0，低電平計算允許
⑥a[7..0]接鍵2/1，輸入8位乘數 pio7—pio0（模式1）⑦b[7..0]接鍵2/1，輸入8位被乘數 pio7—pio0（模式1）
五．實驗結果
實驗程序編譯運行后rtl電路圖
ou 1）2
（模式
實驗rtl電路
a[7..0]接鍵2/1，輸入8位乘數：a2（十六進制）b[7..0]接鍵4/3，輸入8位被乘數：33（十六進制）可得結果dout[15..0]：2046（十六進制）六：心得體會
通過電子設計的數字部分eda設計，我們掌握了系統的數字電子設計的方法，也知道了實驗調試適配的具體操作方法。
通過實驗，進一步加深了對eda的了解，讓我對它有了濃厚的興趣。但是在調試程序時，遇到了不少問題，編譯下載程序時，總是有錯誤，在細心的檢查下，終于找出了錯誤和警告，排除困難后，程序編譯就通過了，心里終于舒了一口氣。
ou 3
EDA實驗報告全加器 EDA實驗報告向量乘法器篇二
eda
實驗報告
姓名：湯燦亮 學號：2024118060 班級：1211自動化
實驗一 quartus ⅱ的設計流程
一、實驗目的：
1、掌握quartusⅱ安裝過程；
2、熟悉quartusⅱ設計環境；
3、掌握quartusⅱ的設計過程。
二、實驗內容：
用文本輸入法設計一個二進制加法器。
三、實驗步驟：
（一）、創建工作文件夾
在windows中新建一個文件夾（又稱工作庫或work library），用于保存設計工程項目的有關文件。注：設計工程項目的所有有關文件不能保存在根目錄下，必須保存在一個文件夾之下。例如建立的文件夾：e：cnt10
（二）、啟動quartus ii 點擊quartusⅱ9.0圖標打開quartusⅱ9.0設計窗口。或點擊quartusⅱ9.0圖標打開quartusⅱ9.0設計窗口
（三）、設計文件輸入
1、打開輸入文件編輯器
點擊菜單filenew?選擇verilog hdl file建立一個文本設計文件。用文本輸入法輸入程序。
2、保存文件，文件名同程序的模塊名。后綴.v
（四）、全編譯（邏輯綜合）
1、創建工程
點擊菜單filenew project wizard…….進行工程設置。完成工程文件夾的選定、工程名、頂層設計文件名（主程序）、編程器件的選擇等工程設置。
2、編譯前的相關設置設置
⑴選擇pld芯片：assignmenmtssettingsdevice彈出的窗口中選擇選擇芯片。
⑵選擇配置芯片的工作方式assignmenmtssettingsdevicedevice&pin options彈出的窗口中首選general項，在options欄中選擇auto-restart-configuration after error.⑶選擇配置芯片和編程方式：assignmenmtssettingsdevicedevice&pin options彈出的窗口中選擇configuration欄，在窗口中設置配置方式，配置芯片和是否需要生成壓縮的配置文件。
⑷選擇輸出設置：（1）-（4）項默認方式，可以不做任何操作，⑸選擇目標器件閑置引腳的狀態：assignmenmtssettingsdevicedevice&pin options彈出的窗口中選擇unused pins欄,在窗口中對閑置的引腳設置，推薦設置為as input tri-stated。
3、執行全程編譯：processingstart compilation。完成對設計項目的檢 錯、邏輯綜合、結構綜合、配置文件生成以及時序分析。
（五）、功能仿真（或時序仿真）
建議先做功能仿真，以檢驗設計項目的邏輯真確性，這樣可以提高設計效率。
1、功能仿真設置：assignmenmtssettings彈出的窗口中選擇simulator settings。在右邊simulation mode中選擇 functional.2、processinggenerate functional simulation netlist,生成功能仿真所需的文件。
3、建立波形文件并進行功能仿真
⑴filenew，在窗口中選擇vector waveform file打開向量波形文件編輯器。
⑵設置仿真時間區域：可默認。一般幾十微妙。時間區域過長，使仿真時間變長，影響仿真效率。
⑶在向量波形文件編輯器中添加項目的相關引腳。原則上是所有引腳，但有的項目引腳很多，可以只添加必要的一些引腳。雙擊向量波形文件編輯器name欄的空白區域后，會彈出一個“insert node or bus”對話框，在彈出的對話框中選擇“node finder?”按鈕，則彈出“node finder?”對話框，選擇filter：pins：all，然后點擊list，nodes found欄將列出所有輸入、輸出端口。選擇要觀察的信號，點擊“>”命令按鈕加入到觀察目標窗口中。選擇ok，則在波形圖中加入了待觀察信號的圖形。
或者執行viewutility windowsnode finder命令打開node finder窗口,在彈出的窗口中將所需引腳拖入波形編輯器中。
⑷編輯輸入波形：對所有的輸入引腳設置合適的波形。⑸啟動仿真器：processingstart simulation.⑹觀察分析仿真結果。仿真結果保存于文件“simulation report”,此文件在仿真完成后會自動彈出。若仿真結果有出入，重新修改程序，直到仿真結果沒有問題。
（六）、下載驗證：
1、芯片選擇acex1kep1k30qc208-2;
2、引腳鎖定：
3、全編譯；
4、下載線連接：將25針連下一端連接電腦lpt1口，一端連接到編程模塊的db25接口，再用十針連線一頭插入通用編程模塊jtga下載接口處，另一頭連接到目標芯片的下載接口。
5、打開實驗箱電源，將模式選擇開關ctrl的（2）（4）（8）撥至on，使按鍵kd1,kd2，led1,led2,led3,led4,led5等有效。
6、下載：toolsprogrammer,完成下載。
7、撥動開關按鍵kd1,kd2驗證電路。
四、實驗程序及仿真結果
（一）、實驗程序：
時序仿真結果：
波形文件及仿真：
五、實驗箱現象描述
注：在程序正確，正確操作實驗箱并成功下載并正常運行程序的前提下，現象為：實驗箱上一排設定的led燈，分別為4個表示四位二進制碼，一個表示使能信號en，一個表示復位信號rst，一個表示置數信號，一個進位位cout,高電平時表示進位，四個用于置數的燈。en信號高電平有效，低電平起保持作用，rst低電平有效，起復位作用，load信號低電平有效，起置數作用。啟動實驗箱，讓en燈亮（高電平），rst燈亮（高電平），load燈亮(高電平)，此時表示四位二進制碼的led燈分別從0到9計數（約為1s記一個數），到10的時候，顯示數的四個led燈表示成0（全滅），進位位燈（cout）閃動一次（表示進一位），如此反復。使en燈熄滅（低電平），顯示數的燈停止變動，保持在它當前所表示的數值。恢復en燈亮，繼續計數。使rst燈熄滅（低電平），顯示數的燈立即變為全滅（表示復位為0）。設置任意值，使load燈熄滅（低電平），顯示燈變成設置的數值，然后正常計數。
六、心得體會
在這次實驗中，quartus ii軟件是英文版的，一下基本功能在第一次中還是不夠熟悉，通過問老師同學，慢慢的了解到quartus ⅱ軟件的基本使用方法，以及從編寫程序到下載到實驗箱驗證運行的基本流程，實驗二用原理圖輸入法設計2位頻率計
一、實驗目的：
1．熟悉和掌握用quartus ⅱ的原理圖輸入方法設計簡單數字系統的方法，并通過一個2位頻率計的設計掌握用eda軟件進行數字系統設計的詳細流程。2.掌握用eda技術的層次化設計方法； 3.掌握多個數碼管動態顯示的原理與方法
二、實驗內容
用原理圖輸入法設計一個2位頻率計
三、實驗步驟
1.在頂層文件設計窗口中設計頻率計，頻率計的設計分成幾部分設計，分別是一個2位十進制計數器，一個時序控制電路，一個顯示電路模塊。
2.先設計2位十進制計數器，如圖顯示為設計好的2位十進制計數器。
步驟：（1）、點擊file—new，彈出如圖所示窗口，點擊design file中block diagram/schematic file，再點擊ok即可。（2）、在彈出的bdf文件設計窗口中設計所需的設計，設計完成后，點擊編譯按鈕，編譯無誤后，再進行時序仿真。
結果如圖：
（3）、即可點擊file—created/update—create symbol files for current file.生成元件符號，供高層次設計調用。注意：需要獨立建立工程，2位十進制計數器的工程名和bdf文件名都為counter8。
3、設計時序控制電路，設計步驟與設計2位類似，設計完成后，一樣需要設計文件符號供高層次設計調用，如圖為設計好的時序控制電路。
4.在頂層設計窗口中設計頂層設計，最終的設計如圖
進行時序仿真無誤后進行波形仿真，結果如圖：
可以從波形仿真中看出，當輸入的待測信號的周期為410ns的時候，所測的的頻率的最后兩位為39。
四、試驗箱驗證及現象描述
引腳正確設定并正確下載到試驗箱后，調節待測信號頻率，當輸入為4hz時，數碼管上顯示04，當輸入為8hz,數碼管上顯示08，當輸入為16hz時，數碼管
上顯示為16，當輸入為128hz時，數碼管上顯示為28。
五、心得體會
這次實驗中，按照書上面的接線圖，完成基本的接線，然后在電腦上面設計原理圖，進行實驗的測試，掌握用eda技術的層次化設計方法，在實驗中也出現過點失誤，軟件運行出錯，經過檢查，發現軟件沒有破解，在實驗中還是要注意小細節。
實驗三簡易正弦波信號發生器設計
一、實驗目的：
１、進一步熟悉quartusii設計流程；
２、熟悉lmp_rom與ｆｐｇａ硬件資源的使用方法。３、熟悉signaltap ii嵌入式邏輯分析儀的使用方法。
二、實驗內容
用原理圖設計一個簡易的正弦波信號發生器。
三、實驗步驟
1.建立一個工程，取名為sin_gnt。
文件，用直接編輯法。點擊file—new—memory file—memory initialization file,點擊ok，選number為128位，word size為8位，點擊ok,填寫 表格，結果如圖
3.以原理圖方式對lpm_rom進行設置和調用，在工程原理圖編輯窗中雙擊，出現symbol框圖中點擊megawizard plug-in manager,在所示窗口中點擊memory compiler的rom:1-port,取文件名為rom78，，即可生成正弦信號數據存儲器rom，如圖所示
4.用原理圖方式對7為計數器lpm模塊，方法與制作rom78模塊類似，如圖所示
5.新建一個原理圖設計窗口，取名為sin_gnt,在窗口里面設計所需的電路，結果如圖，進行時序仿真，無誤后建立波形文件，結果如圖
由圖可知，在時間脈沖的作用下，ar計數，相對于的，q也從正弦信號數據存儲器rom中輸出相對應的數值，由這兩項，這可以在示波器上輸出正弦波。
四、心得體會
在實驗中，lpm 是參數可設置模塊庫library of parameterized modules 的英語縮寫，altera 提供的可參數化宏功能模塊和lpm 函數均基于altera 器件的結構做了優化設計。在許多實用情況中，必須使用宏功能模塊才可以使用一些altera 特定器件的硬件功能。例如各類片上存儲器、dsp 模塊、lvds 驅動器、嵌入式pll 以及serdes 和ddio 電路模塊等等。這些可以以圖形或硬件描述語言模塊形式方便調用的宏功能塊，使得基于eda 技術的電子設計的效率和可靠性有了很大的提高lpm可實現基于lpm的流水線的累加器的設計，邏輯數據采樣電路設計，簡易正弦信號發生器的設計
實驗四用狀態機實現序列檢測器的設計
一、實驗目的
1、熟悉狀態機的作用及設計方法；
2、學習用狀態機實現序列檢測器的設計，并對其進行仿真和硬件測試。
二、實驗原理
序列檢測器可用于檢測一組或多組由二進制碼組成的脈沖序列信號，當序列檢測器連續收到一組串行二進制碼后，如果與檢測器預先設置的碼相同，則輸出為1，否則輸出為0。
三、實驗內容
設計一個序列檢測器，對1110010進行檢測，對設計進行仿真測試并給出仿 真波形。
四、實驗步驟
（1）運行軟件，創建一個工程，取名為shck，打開文本文件編輯窗口，輸入編寫好的程序，如圖所示。
取名為shiyan4，保存生成shiyan4.v文件。
（2）編譯，時序仿真，直至無錯誤。
（3）建立波形文件，保存，取名為shck。設置各個需要的設置的參數，仿真時間設置為50us,時鐘信號周期為4us,復位信號高電平有效，一般情況保持低電平，設置輸入信號din含有輸入數據段如圖1110010，如圖所示
（4）點擊波形仿真，結果如圖
由仿真結果可以看出，只有當輸入完整的1110010時，輸出信號才是高電平。（5）點擊tools—netlist viewers—state machine viewers,查看狀態轉換表。
四、心得體會
通過本次實驗掌握了如何用verilog hdl語言實現狀態機的原理，運用狀態機實現序列檢測器的設計，進一步掌握了課堂上所學到的知識，但同時充分的感覺到了自己的不足之處，今后一定要加強自己弱勢方面的學習，用心學好eda教科書上的知識，并抽時間在課外進行深入地學習，相信下次試驗情況會有很大程度的改觀
EDA實驗報告全加器 EDA實驗報告向量乘法器篇三
實驗一：
quartus ii 軟件使用及組合電路設計仿真
實驗目的：
學習quartus ii 軟件的使用，掌握軟件工程的建立，vhdl源文件的設計和波形仿真等基本內容。
實驗內容：
1.四選一多路選擇器的設計 基本功能及原理 ：
選擇器常用于信號的切換，四選一選擇器常用于信號的切換，四選一選擇器可以用于4路信號的切換。四選一選擇器有四個輸入端a,b,c,d，兩個信號選擇端s(0)和s(1)及一個信號輸出端y。當s輸入不同的選擇信號時，就可以使a,b,c,d中某一個相應的輸入信號與輸出y端接通。
邏輯符號如下：
程序設計：
軟件編譯：
在編輯器中輸入并保存了以上四選一選擇器的vhdl源程序后就可以對它進行編譯了，編譯的最終目的是為了生成可以進行仿真、定時分析及下載到可編程器件的相關文件。仿真分析：
仿真結果如下圖所示
分析：
由仿真圖可以得到以下結論：
當s=0(00)時y=a;當s=1(01)時y=b；當 s=2(10)時y=c；當s=3(11)時y=d。符合我們最開始設想的功能設計，這說明源程序正確。2.七段譯碼器程序設計 基本功能及原理：
七段譯碼器是用來顯示數字的，7段數碼是純組合電路，通常的小規模專用ic，如74或4000系列的器件只能作十進制bcd碼譯碼，然而數字系統中的數據處理和運算都是2進制的，所以輸出表達都是16進制的，為了滿足16進制數的譯碼顯示，最方便的方法就是利用vhdl譯碼程序在fpga或cpld中實現。本項實驗很容易實現這一目的。輸出信號的7位分別接到數碼管的7個段，本實驗中用的數碼管為共陽極的，接有低電平的段發亮。數碼管的圖形如下
七段譯碼器的邏輯符號：
程序設計：
軟件編譯：
在編輯器中輸入并保存了以上七段譯碼器的vhdl源程序后就可以對它進行編譯了，編譯的最終目的是為了生成可以進行仿真、定時分析及下載到可編程器件的相關文件
。仿真分析：
仿真結果如下圖所示:
分析: 由仿真的結果可以得到以下結論：
當a=0(0000)時led7=1000000 此時數碼管顯示0； 當a=1(0001)時led7=1111001 此時數碼管顯示1； 當a=2(0010)時led7=0100100 此時數碼管顯示2； 當 a=3(0011)時led7=0110000 此時數碼管顯示3； 當 a=4(0100)時led7=0011001 此時數碼管顯示4； 當 a=5(0101)時led7=0010010 此時數碼管顯示5； 當 a=6(0110)時led7=0000010 此時數碼管顯示6； 當 a=7(0111)時led7=1111000 此時數碼管顯示7； 當 a=8(1000)時led7=0000000 此時數碼管顯示8； 當a=9(1001)時led7=0010000 此時數碼管顯示9； 當a=10(1010)時led7=0001000 此時數碼管顯示a； 當a=11(1011)時led7=0000011 此時數碼管顯示b； 當 a=12(1100)時led7=1000110 此時數碼管顯示c； 當a=13(1101)時led7=0100001 此時數碼管顯示d； 當a=14(1110)時led7=0000110 此時數碼管顯示e； 當a=15(1111)時led7=0001110 此時數碼管顯示f；
這完全符合我們最開始的功能設計，所以可以說明源vhdl程序是正確的。
實驗心得：
通過這次實驗，我基本掌握了quartus ii軟件的使用，也掌握了軟件工程的建立，vhdl源文件的設計和波形仿真等基本內容。在實驗中，我發現eda這門課十分有趣，從一個器件的功能設計到程序設計，再到編譯成功，最后得到仿真的結果，這其中的每一步都需要認真分析，一遍又一遍的編譯，修改。當然，中間出現過錯誤，但我依然不放棄，一點一點的修改，驗證，最終終于出現了正確的仿真結果，雖然有一些毛刺，但是總的來說，不影響整體的結果。
實驗二：計數器設計與顯示
實驗目的：
（1）熟悉利用quartus ii中的原理圖輸入法設計組合電路，掌握層次化的設計方法；
（2）學習計數器設計，多層次設計方法和總線數據輸入方式的
仿真，并進行電路板下載演示驗證。實驗內容:
1.完成計數器設計
基本功能及原理：
本實驗要設計一個含有異步清零和計數使能的4位二進制加減可控計數器，即有一個清零端和使能端，當清零端為1時異步清零，即所有輸出值都為0，當使能端為0時，計數器停止工作，當使能端為1時，正常工作，由時鐘控制。另外，還應該有一個控制端，當控制端為0時，進行減法運算，當控制端為1時，進行加法運算。輸出端有輸出值和進位端，當進行加法運算時，輸出值遞增，當減法運算時，輸出值遞減，同時進位端進行相應的變化。
4位二進制加減計數器的邏輯符號：
程序設計：
軟件編譯：
在編輯器中輸入并保存了以上4位二進制加減計數器的vhdl源程序后就可以對它進行編譯了，編譯的最終目的是為了生成可以進行仿真、定時分析及下載到可編程器件的相關文件。仿真分析： 仿真結果如下:
分析：
由仿真圖可以得到以下結論：
當enable端為0時，所有數值都為0，當enable端為1時，計數器正常工作；當reset端為1時，異步清零，所有輸出數值為0，當reset端為0時，正常工作；當updown端為0時，進行減法運算，當updown為1時，進行加法運算；另外，當程序進行減法運算時，出現借位時，co為1，其余為0，當進行加法運算時，出現進位時，co為1，其余為0。圖中所有的功能與我們設計的完全一樣，所以說明源程序正確。2.50m分頻器的設計
基本功能及原理：
50m分頻器的作用主要是控制后面的數碼管顯示的快慢。即一個模為50m的計數器，由時鐘控制，分頻器所有的端口基本和上述4位二進制加減計數器的端口一樣，原理也基本相同。分頻器的進位端（co）用來控制加減計數器的時鐘，將兩個器件連接起來。50m分頻器的邏輯符號如下：
程序設計：
軟件編譯：
在編輯器中輸入并保存了以上50m分頻器的vhdl源程序后就可以對它進行編譯了，編譯的最終目的是為了生成可以進行仿真、定時分析及下載到可編程器件的相關文件。仿真分析： 結果如下：
上圖為仿真圖的一部分，由于整個圖太大，所以顯示一部分即可，其余部分如圖以上圖規律一直遞增，直到50m為止，然后再重復，如此循環。
上圖是部分輸出的顯示，由于整個圖太大，所以只顯示部分，其余部分如圖遞增。
分析：
由仿真圖可以看出，當reset為0，enable為1時（因為本實驗中計數器的模值太大，為了盡可能多的觀察出圖形，可讓reset一直為0，enable一直為1，即一直正常工作），輸出值由0一直遞增到50m，構成一個加法計數器，與我們設計的功能一致。3.七段譯碼器程序設計
基本功能及原理：
七段譯碼器是用來顯示數字的，7段數碼是純組合電路，通常的小規模專用ic，如74或4000系列的器件只能作十進制bcd碼譯碼，然而數字系統中的數據處理和運算都是2進制的，所以輸出表達都是16進制的，為了滿足16進制數的譯碼顯示，最方便的方法就是利用vhdl譯碼程序在fpga或cpld中實現。本項實驗很容易實現這一目的。輸出信號的7位分別接到數碼管的7個段，本實驗中用的數碼管為共陽極的，接有低電平的段發亮。
七段譯碼器的邏輯符號：
程序設計：
軟件編譯：
在編輯器中輸入并保存了以上七段譯碼器的vhdl源程序后就可以對它進行編譯了，編譯的最終目的是為了生成可以進行仿真、定時分析及下載到可編程器件的相關文件。仿真分析：
仿真結果如下圖所示:
分析：具體分析與實驗一中七段譯碼器的分析相同，在此不再贅述。計數器和譯碼器連接電路的頂層文件原理圖：
原理圖連接好之后就可以進行引腳的鎖定，然后將整個程序下載到已經安裝好的電路板上，即可進行仿真演示。
實驗心得：
經過本次試驗，我學到了很多。首先，我加強了對quartus ii軟件的掌握；其次，我掌握了電路圖的頂層文件原理圖的連接，學會了如何把自己設計的程序正確的轉化為器件，然后正確的連接起來，形成一個整體的功能器件；最后，我學會了如何安裝以及如何正確的把完整的程序下載到電路板上，并進行演示驗證。
實驗三：大作業設計
（循環彩燈控制器）
實驗目的：
綜合應用數字電路的各種設計方法，完成一個較為復雜的電路設計。實驗內容：
流水燈（循環彩燈）的設計 設計任務：
設計一個循環彩燈控制器，該控制器可控制10個發光二極管循環點亮，間隔點亮或者閃爍等花型。要求至少三種以上花型，并用按鍵控制花型之間的轉換，用數碼管顯示花型的序號。基本原理：
該控制器由兩部分組成，一部分是一個50m的分頻器，其主要用來控制花色變化的快慢；另一部分是一個彩燈控制器，該彩燈控制器可由兩個開關控制花型的序號，10個輸出分別控制10個發光二極管的亮暗，當輸出為1時，該發光二極管亮，輸出為0時，該二極管滅。將分頻器的co端用來控制彩燈控制器的時鐘，將兩個器件連接起來。1.分頻器的設計
50m分頻器與實驗二中的分頻器一樣，這里不再贅述。2.彩燈控制器的設計 基本原理：
該彩燈控制器由時鐘控制，reset異步清零，enable當做使能端，由兩個開關do(0-1)來控制選擇不同的花型，10個輸出端lig(0-9)來控制10個led燈的亮滅。因為用了兩個開關來控制花型，所以一共有4種花色。
彩燈控制器的邏輯符號：
程序設計：
3.七段譯碼器的設計
七段譯碼器是用來顯示不同花型的序號的，其設計與實驗一中的設計一樣，這里不再贅述。循環彩燈控制器的原理圖：
仿真波形如下： 第一種花型：
第二種花型：
第三種花型：
第四種花型：
仿真分析：
將以上仿真波形圖和源程序對比，我們可以看到，仿真出來的波形和我們設計的功能一致，這說明源vhdl程序是正確的。實驗心得：
本次試驗是在沒有老師指導的情況下自己完成的，我在參考了網上的程序的情況下，最終成功的設計并正確的演示出了循環彩燈的不同花型。通過本次試驗，我真正的體會到了dea這門課的樂趣，也發現它對我們的學習和生活帶來很大的方便。
EDA實驗報告全加器 EDA實驗報告向量乘法器篇四
xx大學
university 《eda技術》實驗報告
學
院：電子與信息工程學院
專
業：電子信息科學與技術
姓
名：
xxx
班
級：
xxx
學
號：
xxxxxxxxx
指導老師：
xxx
這是模板，僅供參考，做實驗報告的步驟都有，大家最好自己操練下，里面只有三個實驗的例子
max+plus 實驗名稱：設計作業（實驗一）四選一多路選擇器
一、實驗目的：熟悉max+plus軟件的操作及應用
二、實驗步驟
1建立存儲工程的文件夾，如下：
2.打開max+plusii軟件
3.建立工程
4.新建文本文件并以vhd格式保存（）
5.敲入mux21代碼使其生成四選一芯片
5.1點擊max+puls ii/compiler進行編譯
5.2點擊file/edit symbol即可對生成的四選一芯片進行編輯
6.建立電路圖文件并保存（注意保存的名字不能與文本名字一致）
然后在空白處點擊右鍵再點擊enter symbol,雙擊剛剛建立的芯片即可
接下來就構建原理圖了
進行編譯后，如果要下載到開發板上的話還要選擇引腳
點擊此處拖到芯片的引腳即可
7.建立波形圖并保存
點擊node/enter nodes from...這樣在波形圖中就把電路圖的輸入輸出引腳全部調進來了 在里面選擇各個輸入引腳的的信號就行了
經過編譯后再仿真(點擊max +plus/simulator)就可得到輸出的波形了 max+plus 設計作業（實驗二）實驗名稱：全加器的制作
一、實驗目的：熟練掌握max+plus軟件的操作
二、實驗步驟
1.組成部件半加器源代碼 library ieee;use ;use ;use ;entity h_addr is port(a,b :in std_logic;co,so:out std_logic);end h_addr;architecture a of h_addr is begin so <= a xor b;co <= a and b;end a;2 全加器電路原理圖如下圖一所示：
圖一時序仿真圖形
max+plus 設計作業（實驗三）實驗名稱：矩陣鍵盤的制作
一、實驗目的：熟悉max+plus軟件的操作及應用
二、實驗步驟 文件的設計
library ieee;use ;use ;entity scanselect is port(clk:in std_logic;
res:in std_logic;in1,in2,in3,in4,in5,in6:in std_logic_vector(3 downto 0);sel:out std_logic_vector(2 downto 0);daout:out std_logic_vector(3 downto 0));end scanselect;architecture behave of scanselect is begin process(clk)variable cnt:std_logic_vector(2 downto 0);begin if(clk'event and clk='1')then
if res='0'then
cnt:=“000”;
else if cnt=“101” then cnt:=“000”;else cnt:=cnt+1;end if;end if;if cnt=“000” then daout(0)<=in1(0);daout(1)<=in1(1);daout(2)<=in1(2);daout(3)<=in1(3);elsif cnt=“001” then daout(0)<=in2(0);daout(1)<=in2(1);daout(2)<=in2(2);daout(3)<=in2(3);elsif cnt=“010” then daout(0)<=in3(0);daout(1)<=in3(1);daout(2)<=in3(2);daout(3)<=in3(3);elsif cnt=“011” then daout(0)<=in4(0);daout(1)<=in4(1);daout(2)<=in4(2);daout(3)<=in4(3);elsif cnt=“100” then daout(0)<=in5(0);daout(1)<=in5(1);daout(2)<=in5(2);daout(3)<=in5(3);elsif cnt=“101” then daout(0)<=in6(0);daout(1)<=in6(1);daout(2)<=in6(2);daout(3)<=in6(3);end if;end if;sel<=cnt;end process;end behave;
2.生成的圖形
2.電路圖層的設計
EDA實驗報告全加器 EDA實驗報告向量乘法器篇五
eda 實驗報告
張佳興 2220241738 電氣工程及其自動化1班
一、verilog語言反應硬件特性舉例
cc(clk,en,cout)、input、output，這三個語句用verilog語言定義了一個邏輯器件，module后邊括號內為端口名稱，每個端口都對應硬件的一個引腳，引腳的輸入輸出性質都由input、output所定義，c語言中對變量的定義，都是int等反應數據大小的數據類型，不能反映硬件特性。
寄存器類型，表示一個具有保持作用的數據儲存單元，它只能在always語句和initial語句中被賦值，并且它的值從一個賦值到另一個賦值被保存下來。這種類型就和實際芯片中的寄存器作用一樣，可以將其中數據狀態保存一定時間，c語言中沒有這一類型。
語句當其檢測到適當狀態時，執行其中內容。always @（posedge clk）語句就表明，檢測到高電平執行，和實際芯片引腳狀態變化引起內部變化原理一致，c語言中沒有過程賦值這種語句，c中也沒有對高低電平、上升下降沿的判斷條件。
g語言中的模塊例化，將各個模塊程序在例化程序里結合起來，在硬件層面就相當于將各個小的模塊互相連接，構成一個大的模塊，c語言中類似的形式是函數，一個函數可以有子函數，但是c中的函數不能反應硬件特性。
二、數字頻率計設計與調試總結
在進行課程設計的過程中我遇到了以下幾點困難：
1.在最初設計時，沒能利用硬件的思想來設計這個題目，導致頻率頻率計數的邏輯控制部分設計不清。在參考老師所提供的框圖后了解應將邏輯控制部分單獨設計成一個模塊，通過en和clr來控制計數，這樣技術部分就可以將之前的實驗內容移植過來，十分簡便。
2.在設計過程中的，鎖存部分原理沒有搞懂。按照老師的框圖，從前向后分析，發現鎖存的時鐘clk是之前邏輯控制部分的lock引腳所提供，這樣就將每個周期所計得的頻率結果在同一個時序通過鎖存器向后傳輸。
3.配置引腳時出錯，將數碼管的位選引腳順序弄反，導致數碼管顯示錯誤。仔細檢查，發現錯誤，改正后正常運行。4.在拓展功能一的設計中，將十分頻部分弄錯，最后出來的結果和預期差了一些。在當堂實驗課中，這個錯誤我沒能及時糾正，回來之后，我對應程序認真檢查，發現我的十分頻，被我設計成了逢9進1，導致最后結果錯誤。
5.發現了自己很多語法問題，比如在過程賦值中對wire類型數據進行賦值導致錯誤，module定義的模塊名稱沒有和文件名稱對應導致錯誤等，最終我通過ppt及網絡途徑解決了這些問題。
在這次實驗中，基本功能全部實現，并且是我自行制作，拓展功能一，同樣是我自行完成，不過我當時得到的結果有誤差，實驗后我已經發現了問題，改正了錯誤。拓展功能二沒有實現。
三、對課程的建議
1.我希望老師以后的實驗過程中能夠有一個答疑環節，在實驗前，我們可以對預習中不懂的部分進行提問。
2..希望老師能增加一些課時，或者給我們一些課外時間去到實驗室，我們的實驗我自我感覺相對別的實驗來說難度還是比較大的，我覺得如果有充足的時間，灑家可以將拓展部分做出來，為自己爭取更好的分數。